Contadores digitales

CIRCUITO 7490 TTL

Circuito TTL 7490

Circuito TTL 7490

 

Este circuito integrado consta de 2 contadores independientes uno de 1 bit y otro de 3 bits, utilizando los dos contadores internos podemos hacer que cuente de 0 a 9 aunque configurando los pines 2,3,6 y 7 con las salidas podemos hacer que no solo cuente en sistema decimal.

Unos ejemplos de utilización del 7490 ó 74LS90 utilizado como divisor de frecuencia por 5 se ve la conexión del circuito.

 

 

Tabla de la verdad del 7490
INPUTOUTPUT
RST1RST2SET1SET2Q3Q2Q1Q0
HHLXLLLL
HHXLLLLL
XXHHHLLH
XLXLCOUNT
LXLXCOUNT
LXXLCOUNT
XLLXCOUNT

En la siguiente tabla se observa los diferentes valores que toman las salidas Q3, Q2, Q1 y Q0 trabajando en una cuenta BCD.

Tabla de la verdad del 7490 en BCD
COUNTOUTPUT
Q3Q2Q1Q0
0LLLL
1LLLH
2LLHL
3LLHH
4LHLL
5LHLH
6LHHL
7LHHH
8HLLL
9HLLH

En este esquema del contador asíncrono 7490 podemos ver como queda configurado para contar en BCD (0 a 9) y como lo podemos hacer servir como divisor por 10 cogiendo la salida Q3. En la salida Q3 tendremos un ancho de pulso a nivel alto de dos ciclos de reloj de la entrada como se ve en el cronograma de señales, también si miramos la tabla de la verdad lo podemos ver fácilmente como la salida Q3 pasa por dos estados en los que tiene el nivel alto.

7490 trabajando como divisor por 10 en una cuenta BCD

7490 trabajando como divisor por 10 en una cuenta BCD

El 7490 puede llegar a contar hasta frecuencias de 40 MHZ y su consumo es de unos 150 mW.

 

Cronograma de la señal de salida del divisor por 10

Cronograma de la señal de salida del divisor por 10

Cómo hacer un divisor de frecuencia por 12

Divisor de frecuencia por 12

Divisor de frecuencia por 12

En este esquema se trata también de conectar las patillas de reset a las salidas correspondientes del contador como en el divisor de frecuencia por 2, divisor de frecuencia por 5 y divisor de frecuencia por 10. El contador binario  7493 ó 74LS93 consta de 16 combinaciones binarias y haciendo que las dos patillas de reset queden a nivel uno al pasar por una combinación estaremos haciendo una división de frecuencia.

Recordar que el contador es asimétrico, hay un pequeño retardo en pasar la información de un biestable a otro, esto no nos afectara si solo queremos conseguir el CLK dividido. Si hay que compartirlo con diferentes señales habrá que mirar los retardos que se están generando.

El ciclo de trabajo de la onda de salida no es simétrica como se puede ver en el cronograma, ya que para generar el nivel bajo se utilizan 8 ciclos de la entrada y para el nivel alto 4 ciclos.

Cronograma de la señal de salida del divisor por 12

Cronograma de la señal de salida del divisor por 12